A control part 16 controls the power supply circuit 30 in accordance with the first data EN and the second data ADJ when the two second data ADJA and ADJB stored into the two areas 22A and 22B match with each other.例文帳に追加

制御部１６は、２つ領域２２Ａ、２２Ｂに格納された２つの第２データＡＤＪＡ、ＡＤＪＢが一致するとき、第１データＥＮおよび第２データＡＤＪに応じて電源回路３０を制御する。 - 特許庁

A resistance R_ADJ for adjustment is provided between the output terminal of the first error amplifier 40 and the connecting point between the transistor M3 for current generation and the resistance R_RT for current generation.例文帳に追加

調節用抵抗Ｒ_ＡＤＪは、電流生成用トランジスタＭ３と電流生成用抵抗Ｒ_ＲＴの接続点と、第１誤差増幅器４０の出力端子の間に設けられる。 - 特許庁

When the first decimal place in the cumulative value of an error is turned into '1', a multiplication coefficient Z obtained by adding 0.1 being a correction value ADJ from a correction value generating circuit 9 by a multiplication coefficient generating circuit 8 is used as the distance D1, and 1-Z is used as the distance D2.例文帳に追加

誤差の累積値における小数１位が“１”になったとき、補正値発生回路９からの補正値ＡＤＪである０．１を乗算係数発生回路８で加算して得た乗算係数Ｚを距離Ｄ_1 として用い、１−Ｚを距離Ｄ_2 として用いる。 - 特許庁

An interface circuit 10 receives first data EN for controlling ON and OFF of the power supply circuit 30 and second data ADJ for instructing a set value of the output voltage of the power supply circuit 30 from an external processor 110 via a bus 112.例文帳に追加

インタフェース回路１０は、電源回路３０のオン、オフを制御する第１データＥＮと、電源回路３０の出力電圧の設定値を指示する第２データＡＤＪを、外部プロセッサ１１０からバス１１２を介して受信する。 - 特許庁

A counter circuit (CNT) 120 counts a reference delay stage number DREF equivalent to one period of the clock, a duty adjustment circuit (DUTY-ADJ) 130 calculates a delay setting stage number DREFH on the basis of the reference delay stage number DREF and outputs it to the programmable delay line (DL-MTX) 140.例文帳に追加

カウント回路（ＣＮＴ）１２０は、クロックの１周期に相当する基準ディレイ段数ＤＲＥＦをカウントし、デューティ調整回路（ＤＵＴＹ＿ＡＤＪ）１３０は、基準ディレイ段数ＤＲＥＦに基づいてディレイ設定段数ＤＲＥＦＨを算出し、プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０へ出力する。 - 特許庁